CPO 最大的瓶颈不在于光学，而在于大批量测试
人工智能（AI）、高性能计算（HPC）以及超大规模云环境正将数据量推向前所未有的水平。随着 GPU 集群和分布式推理引擎的成倍增长，当今单通道 224 Gbps 基础设施的局限性已暴露无遗。下一个里程碑——单通道 448 Gbps（448 Gbps per lane）——将彻底重塑数据中心的构建、散热以及互连方式。这场演进不仅关乎速度，更关乎整个信号链（signal chain）的密度、能效与可扩展性。
AI 基础设施正在迎来的全新转折点。
在过去几年中，全行业的注意力高度集中在 GPU、HBM（高带宽内存）、先进封装、CoWoS 产能、数据中心供电以及散热架构上。然而，随着 AI 集群从单机架系统扩展到多机架架构，并从横向扩展网络迈向纵向扩展 xPU 织构/互连网络，限制系统效率的真正瓶颈正在逐步从“计算本身”转移到“数据如何在系统内流动”。
换言之，AI 系统的竞争焦点正在脱离单颗芯片的性能，转向芯片之间、封装内部以及机架之间的超高速互连能力。
这正是为什么硅光子（SiPh）与共封装光学（CPO）正在从实验室研究课题转化为大批量制造的核心议题。在 SEMICON Taiwan 2025 硅光子全球高峰会的演讲中，爱德万测试（Advantest）直接指出：SiPh/CPO 已成为未来 AI 工厂的关键赋能技术。如今，它主要应用于横向扩展网络；下一个阶段则将深入纵向扩展 xPU 织构/互连网络。这意味着，光学器件将不再仅仅是网络模块的一部分，而是会日益贴近 ASIC、xPU 以及先进封装本身。
但这种转变也带来了全新的挑战：一旦光学进入封装内部，测试就再也不能遵循传统光模块生产线的逻辑。 CPO 能否真正实现大批量生产，并不单取决于能否设计出光子芯片，也不单取决于能否完成封装，而是取决于整个产业链能否建立起一套可重复、自动化、标准化且具备经济可行性的光电混合测试系统。
AI 系统中的互连瓶颈正在将光学推入封装内部
AI 服务器的演进正在改变光通信产业的定位。
在传统的数据中心架构中，光模块大多位于交换机或机架外部，承担长距离、高带宽的数据传输角色。从历史来看，光模块一直属于系统的外围 I/O 组件，与 ASIC、GPU、HBM 以及封装基板之间有着相对清晰的界限。
然而，AI 数据中心的发展正在打破这一边界。随着 GPU、AI ASIC、HBM 以及交换芯片的带宽需求持续飙升，关键问题已不再仅仅是“芯片速度够不够快”，而是“数据能否实时进出芯片”。
这一转变背后的逻辑十分清晰。在高速率、长距离和高密度的条件下，铜互连面临着功耗、信号完整性、散热管理以及封装面积限制等多重挑战。随着 800G、1.6T 甚至更高规格的速率标准成为 AI 数据中心的基本基线，单纯依赖可插拔光模块或传统板级互连，已日益难以满足下一代 AI 互连织构的需求。
因此，SiPh 和 CPO 的价值不仅在于将电信号转换为光信号，更在于重新定义数据在计算系统内部的流动方式。
过去，光学主要解决系统外部的传输问题；未来，光学将越来越多地解决系统内部的互连问题。这意味着光互连的“主战场”将逐步从机架外部、交换机前面板以及光模块笼子，转移至 ASIC 封装、中介层、基板甚至芯粒接口内部。
这一转移将对半导体产业产生深远影响。一旦光学进入封装，光学元件就不再是独立且可替换的模块，而是变成了 AI 加速器或交换芯片本身的一部分。未来 AI 芯片的竞争，不仅取决于逻辑工艺节点、HBM 堆叠数量、封装尺寸或供电架构，还将取决于光电转换效率、光 I/O 密度、封装内光路由设计、光纤耦合稳定性以及测试与良率管理能力。
换句话说，CPO 不仅仅是光通信的一次升级，而是对 AI 系统架构的一次全面重构。
真正的量产挑战并非概念验证，而是 HVM 测试
行业内围绕硅光子与共封装光学的讨论，传统上大多集中在光源、调制器、光电探测器、波导、封装耦合、激光器集成以及系统架构上。然而，从制造的角度来看，最终决定这些技术能否进入主流 AI 供应链的关键因素，在于能否建立起具备可扩展性、自动化、标准化且具备经济可行性的测试流程。
这是 CPO 产业化过程中最被低估的挑战之一。
在实验室里构建出一个功能性光电传感器/器件，与在生产线上可靠地测试数十万——甚至数百万个光电混合器件，有着本质的不同。前者验证的是技术可行性，后者体现的则是产业化能力。实验室验证可以依赖工程师手动调校设备、执行校准并手动对准光接口；而大批量制造（HVM）则需要自动化设备、标准化接口、稳定的校准模型以及高吞吐量的工作流。
爱德万测试（Advantest）在演示中将光子集成电路（PIC）、光电器件和 CPO 的 HVM 测试插入点划分为几个阶段：
- 光子集成电路（PIC）的晶圆级测试。
- 电光集成结构（EIC-PIC）的晶圆级测试。
- 裸片级或芯片级的光引擎测试。
- 完成上述步骤后，才进入先进 ASIC/CPO 封装的成品测试或系统级测试。
其核心目标在于：在光引擎与 SoC 完成集成之前，确立“已知良好的光引擎”（KGOE）。 换言之，测试必须“前移”，以便在实施昂贵的封装与系统集成之前，就提前识别出缺陷光电元件。
这对 AI 半导体供应链而言至关重要。
CPO 和硅光子并非单器件技术，而是集成了光学、电学、热学、力学、封装及软件控制功能的重度集成系统。如果在晶圆级或光引擎级缺乏良率可见性，下游封装失效带来的代价将呈指数级上升。在 CoWoS、EMIB、3D IC 等先进封装架构以及更复杂的 xPU 模块中，单个光引擎的失效就可能导致整颗高价值封装芯片报废。
这与传统电学 IC 测试的逻辑截然不同。传统半导体可以通过晶圆分选、成品测试、老化测试和系统级测试逐级筛选。然而在 CPO 中，一旦光学元件被集成到封装内部，许多缺陷仅靠传统的电学测试是无法完全检测出来的。
光路损耗、耦合效率、偏振敏感性、温度漂移、激光器稳定性以及光纤对准误差，都会对最终的系统性能造成严重影响。
因此，CPO 的量产绝非简单地增加一个测试工位，而是需要对整个测试插入策略进行根本性的重新设计。
测试前移：为何“已知良好的光引擎”将成为关键
在先进封装时代，已知良好裸片（KGD）的概念已不可或缺。而在 CPO 时代，产业界需要将这一原则延伸至已知良好的光引擎（KGOE）。
原因非常直接：封装越复杂，后期发现失效所付出的代价就越高。
一颗 AI 加速器封装可能集成了逻辑芯片、HBM、中介层、基板、供电网络、散热解决方案以及光引擎。每一个子系统都会影响最终的封装良率。如果光引擎在未经充分测试的情况下就进入封装流程，那么诸如光路损耗过大、调制性能不稳定、光电探测器暗电流偏高或光回路故障等缺陷，可能要到下游阶段才能被发现，而届时返工的机会已经极其有限。
这也正是爱德万测试在报告中特别强调“测试前移”的原因。越早发现缺陷，付出的成本就越低；越晚发现，经济损失就越大。
对于未来的 AI 系统，这将在供应链中引发一个关于责任划分的全新议题：究竟该由谁来为光引擎的质量保驾护航？ 是硅光晶圆代工厂、封测代工厂（OSAT）、光引擎供应商、CPO 交换机厂商，还是定义并运营自家认证框架的超大规模云厂商？
这不仅是一个工程技术问题，更是一个商业博弈问题。
如果缺乏通用的行业测试标准，不同的系统客户可能会提出不同的测试项目、校准方法、良率定义以及可靠性条件。这将直接增加供应链的复杂度，并拖慢硅光子与 CPO 的商业化进程。
因此，未来 CPO 的竞争将不再单纯由元器件规格决定，还将受到测试标准主导权以及供应链良率与质量责任分配机制的深刻重塑。
SiPh/CPO 测试的三大差距：光学探针、连接器处置与自动化仪器
当前大批量 SiPh/CPO 测试所面临的挑战，并非完全缺乏可用工具，而是缺乏成熟且标准化的生态系统。
爱德万测试指出了其中的三大差距：
根本问题在于：光学测试尚未完全融入半导体大批量制造（HVM）的运行模式。
- 光学探针依然缺乏真正统一的标准。现有的解决方案仍高度依赖主动多轴对准，尽管行业也在探索被动对准路径。
- 光封装中的光纤连接器处置依然高度缺乏标准化，许多工艺环节仍需人工干预。
- 光学测试仪器依然严重依赖“机架堆叠”架构、定制化配置以及复杂的光路校准。
传统 IC 测试强调多通道测试、标准化治具、自动化器件搬运、快速校准以及高吞吐量。然而，光学测试引入了一层额外的复杂性：光纤、光纤阵列单元、波导端面、耦合效率以及光路损耗，都会直接影响测量结果。
也就是说，测量出来的结果不仅反映了待测器件（DUT）本身的性能，还可能叠加了对准精度、连接器状态、光纤路径损耗、温度漂移以及校准误差的影响。
这是光学测试中最棘手的难题之一：测量系统本身极易成为显著的误差来源。
例如，在晶圆级探针测试阶段，探针与焊盘之间的电学接触相对容易实现标准化；然而，将光纤与光栅耦合器或端面耦合器对准，则需要在三维位置、角度、距离、偏振方向以及温度上进行极其精准的控制。
如果每次测试插入都需要耗时的主动对准，大批量制造的吞吐量就会受到严重制约；如果改用被动对准，则必须将光学结构、治具公差以及插入损耗严格控制在量产可接受的范围内。
同理，一旦光引擎进入芯片级或封装级测试，光纤连接器的处置就会成为另一个重大瓶颈。传统 IC 测试设备具备极强的手动/自动搬运晶圆、裸片、基板和封装器件的能力，但它们的设计初衷并非用来管理光纤阵列、精密光学连接器以及光路校准。
这意味着，由自动化搬运机、测试插座、治具与连接器构成的整个生态系统，都需要发生深刻进化。
要让 SiPh 与 CPO 测试真正迈入大批量制造阶段，产业界绝不能继续沿用实验室风格的光学测量方法。相反，必须建立在成熟的电学 IC 测试生态系统之上，将光学测试能力直接融合集成到现有的半导体基础设施中。
根据 SemiVision 的研究数据，对一块 12 英寸 PIC 晶圆进行晶圆级测试，仅 PIC 部分的测试时间就可能长达 12 小时。因此，开发出更快、更具可扩展性的 PIC 测试方法，将是决定硅光子能否真正实现大规模量产的关键决定因素。
CPO 测试的本质：将光学转化为半导体制造工艺
从供应链的角度来看，SiPh 与 CPO 的竞争将不再局限于晶圆代工厂、光子芯片设计公司或光模块厂商之间，而是会演变为完整测试生态系统之间的竞争。
爱德万测试提出了四大关键方向：自动化（Automation）、协作（Collaboration）、创新（Innovation）与标准化（Standardization）。其报告明确指出，产业界需要利用标准的电学探针台和搬运机，结合支持晶圆与芯片搬运、探针卡与负载板管理的自动化能力，再将这些系统与标准 ATE（自动测试设备）及高密度光学仪器相结合，从而构建出完全集成的测试单元。
这意味着，未来大批量 SiPh 与 CPO 制造的壁垒，将从“行业能否制造出光子芯片”转变为“能否使用半导体制造的方法来测试光子芯片”。
这是产业发展的一个关键转折点。
在历史上，光通信产业高度依赖工程调校和特定工艺 Know-how，许多制造、封装与测试步骤严重依赖专业经验。在模块出货量相对可控、产品周期较长且规格升级较为平缓的时代，这种模式是可行的。
然而，AI 基础设施提出了完全不同的运行模式需求。AI 供应链要求更快的产能爬坡、更具弹性的产能部署、更严格的一致性，以及在制造效率上无限贴近半导体产业的节奏。
因此，CPO 测试生态系统必须全面向半导体制造的规范与实践靠拢。
这也是台湾地区供应链需要高度关注的领域。台湾在晶圆制造、先进封装、IC 测试以及系统集成方面拥有全球领先的能力；然而，在光学测试、FAU 对准、光学探针、连接器处置以及光学校准标准方面，仍需要更深层次的全生态协同。
要在 CPO 与光 I/O 时代继续保持领先地位，不能仅靠台积电（TSMC）、封测厂或光模块厂商，必须同步建立起光电融合的综合测试能力。
未来的测试服务提供商需要测量的不仅是传统的电学参数，还必须具备执行光学 DC、电光（E-O）、光电（O-E）、光光（O-O）测试，以及调制特性表征、S 参数测量、光回路测试和全系统功能验证的能力。
这一转型将逐步把测试提供商从后段代工合作伙伴，重塑为系统级良率工程不可或缺的核心组成部分。
从测试设备走向生态系统：CPO 需要全行业协同
CPO 测试绝非任何单一设备供应商能够独立解决的问题。
一个完整的 CPO 大批量制造测试单元，可能涉及 ATE、探针台、搬运机、探针卡、DUT 板、光学仪器、光纤对准单元、连接器、测试插座、软件 API、校准模型、温控系统以及可测试性设计（DfT）架构。其中任何一个环节出现短板，都会变成整体的瓶颈。
这也正是爱德万测试在报告中强调的原因：尽管 SiPh 和 CPO 正处于快速爆发期，但大批量制造（尤其是测试）仍面临诸多挑战。行业需要测试生态系统中的各个参与者紧密协作，并实现 ATE、探针台/搬运机、探针卡/DUT 板以及辅助测试仪器之间的高度自动化与互操作性。
这句话的深层意义超越了单纯的设备集成，它指向了产业协作模式的根本性变革。
在传统半导体测试中，客户定义测试规格，ATE 厂商提供测试平台，探针卡厂商提供接口，封测代工厂（OSAT）执行量产。但在 CPO 时代，这一工作流变得复杂得多，因为测试结果与封装设计、光路架构、DfT 策略以及光纤耦合方式紧密交织在一起。
例如，如果芯片设计初期没有包含足够的光回路路径或片上监控器，后段测试就极难快速定位失效源头；如果封装级的光纤耦合结构在设计时没有兼顾大批量测试的需求，搬运机与测试插座的开发就会变得异常艰难；同样，如果仪器控制层缺乏标准化的 API，不同测试单元之间的关联性就会显著恶化。
因此，CPO 的生产测试必须从产品设计的最初阶段就予以统筹考虑。
未来的 DfT 架构将不再局限于电学扫描链、自检（BIST）、JTAG 或内存测试，而是需要融合光学 DfT、光路校准结构、回路路径、监视光电二极管、温度感测以及自动化校准方法。
最终，CPO 测试将演变为一门横跨设计、制造、封装与系统集成的、由全行业共同定义的工程学科。
SemiVision 视角：CPO 商业化的步伐将取决于测试经济学
SiPh 与 CPO 的技术演进方向已经十分清晰。然而，这些技术能否在 AI 系统中实现大规模部署，依然取决于三个核心变量：良率、测试时间与测试成本。
相约深圳，共话微纳光学制造新机遇
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原文：CPO’s Biggest Bottleneck Is Not Optics—It Is High-Volume Testing
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