58颗芯片封在一起！台积电亮出 AI 终极杀招，面板级封装短期没戏了？

打造支撑未来 AI 发展的巨型芯片封装技术的竞赛已经打响，一些正在开发的技术旨在将高达 58 颗庞大的芯片集成在单个单元中。然而，通往这种巨型芯片的未来路径尚未达成完全共识，这是我们在最近参加的台积电欧洲技术研讨会上了解到的信息。

台积电业务开发与全球销售资深副总经理暨副共同营运长张晓强（Kevin Zhang）表示，尽管面板级封装技术能够实现大得多的芯片封装尺寸，但至少在初期，它们无法提供像当今 CoWoS 这种晶圆级封装技术所具备的互连密度。

“面板级工艺需要处理的几何复杂度，远不及晶圆级技术的能力，”张晓强说道。“对于 CoPoS，我会说它基本上是利用面板级工艺继续推动中介层（interposer）扩展的一种方式。”

半导体行业中一个常见的误解是，面板级芯片封装技术将取代现有的晶圆级技术（如 CoWoS），因为它们有望以更低的成本实现大得多的封装尺寸——例如从现有的 $120\text{mm} \times 150\text{mm}$ 提升到 $310\text{mm} \times 310\text{mm}$。但据台积电称，事实并非如此。

“这是一个摆在桌面上的选项，”张晓强说。“但请记住，如果看我们的 CoWoS 路线图，我们的晶圆级技术依然有很大的发展空间。我们可以利用晶圆级工艺将 CoWoS 一路扩展到 14 倍（光罩尺寸），而且我们还拥有晶圆级集成技术。……你可以将 58 颗标准光罩尺寸的大型芯片集成在一起。因此，晶圆级集成仍有巨大的空间供我们继续推进。与此同时，我们的团队始终希望确保评估所有未来的选项。显然，面板级封装就是其中之一。”

然而，面板级封装无法沿用目前用于晶圆级封装的工具。因为从本质上讲，像 CoWoS 这样的技术使用的是与之前制造逻辑芯片相同的光刻、刻蚀、沉积等工具。相比之下，面板级集成工具的先进程度要低得多。

“从技术角度来看，基于晶圆级的工艺远比面板级先进，”张晓强表示。“我指的不仅是台积电，而是整个行业。晶圆级工艺是当今最先进制造技术的所在地。要转向面板级制造，行业需要快速提升面板工艺，以便它们最终能提供比晶圆级技术更好的下一代解决方案。”

事实上，面板相比晶圆的主要优势确实在于更大的封装尺寸：目前，台积电可以使用 $120\text{mm} \times 150\text{mm}$ 的基板，下一代 CoWoS 技术将支持 $150\text{mm} \times 250\text{mm}$ 的基板，但即使是这些像精装书大小的基板，在初期 $310\text{mm} \times 310\text{mm}$ 的面板面前也相形见绌。此外，未来的封装尺寸甚至可以达到 $515\text{mm} \times 510\text{mm}$ 乃至 $750\text{mm} \times 620\text{mm}$，这比一整块晶圆还要大。当被明确问及 CoPoS 是否会是对 CoWoS 的补充而非取代时，张晓强给出了基本肯定的回答。

“我认为可以这样来看，因为这取决于具体的产品配置，”张晓强说。“某些产品通过利用晶圆级工艺能力将继续获得最佳效益。我们的目标是为客户提供他们所需的所有选项，以便为他们的下一代产品找到最佳解决方案。如今的 CoWoS 拥有很大的扩展空间，可以让我们继续推动这项技术向前发展。但与此同时，我们也在研究基于扇出型（fan-out）的工艺，有人用 CoPoS 这个词来称呼它，将其作为未来的另一种替代路径。”

目前预计台积电将在今年 6 月完成其首条 CoPoS 试产线。从试产线到真正量产通常需要大约两到三年的时间，因此，对使用 CoPoS 进行大规模量产（HVM）的合理预期将是在 2028 至 2029 年。然而，考虑到 CoPoS 使用的是新工具，且这些工具的特性仍是未知数，更实际的预期是在 2029 或 2030 年看到首批基于 CoPoS 的产品，并在下个十年的上半年实现更具实质意义的产量。归根结底，CoWoS 在迎来爆发式应用之前也存在了多年，因此 CoPoS 很可能会复制这一发展模式。