高NA EUV时代，光掩模技术面临新挑战与创新突破

半导体工程（Semiconductor Engineering）于2026年6月22日组织产业专家圆桌讨论，深入探讨光掩模技术在高数值孔径（High-NA）EUV时代的演进挑战。

参与专家（从左到右）包括D2S公司的Aki Fujimura、Micron公司的Glen Scheid、HJL Lithography公司的Harry Levinson以及Synopsys公司的Germain Fenger。

光掩模经济性与设计决策

Fujimura指出，在EUV光刻引入7nm节点之前，单款器件所需的光掩模数量曾大幅增加，有时超过100块。EUV的出现通过单次图形化取代了193nm浸没式光刻所需的双重或三重图形化，显著降低了光掩模使用量。目前市场出现分化，许多企业因商业模式侧重低成本生产（如28nm工艺）而暂未采用EUV。但在领先工艺节点，高额投入仍是值得的。Fujimura援引最近GTC大会上黄仁勋的发言——GPU订单潜力从六个月前的5000亿美元升至1万亿美元——证明对计算能力的巨大需求将继续支撑先进光刻的发展。他强调，与AI驱动计算创造的价值相比，EUV成本微不足道，进一步投资计算能力被视为必要支出。

Scheid表示，企业采用EUV的前提是确认投资回报为正。一旦EUV进入量产，光掩模成本就成为决定是否转换更多层或扩大EUV使用范围的关键因素。虽然资本设备可通过更多光掩模分摊，但EUV材料成本在总运营费用中仍占比较高。他提醒，即使在半导体市场繁荣期回报为正，在市场低迷时可能难以维持，产业需与供应商合作，在规格日益严苛的情况下共同控制成本。光掩模成本通常不是规避某项设计选择的唯一原因，但始终是重要考量。

Fenger认为，光掩模成本对设计决策的影响取决于具体应用。对于领先的高性能计算产品，光掩模成本敏感度较低；而对低利润产品则更为关键。他预测，随着多束掩模写入机普及，EUV曲面光掩模的成本将相对于传统曼哈顿图形光掩模下降。采用逆向光刻技术（ILT）可通过单次图形化取代多重图形化，减少单芯片所需光掩模数量，从而降低整体芯片成本。

Levinson观察到，对于高产量、高单价芯片，光掩模成本并未阻碍下一代节点的采用。但在产量有限的应用中（如仅19架B-2轰炸机的军用电子系统），光掩模成本确实是现实问题。他强调，针对手机和电动汽车的专用集成电路（ASIC）在能效上优势显著，但高光掩模成本可能削弱其在利基市场的竞争力。他总结道，虽然领先边缘因高带宽内存和GPU的强劲需求能承受成本上升，但产业仍有强烈动力控制价格以扩大市场。

一位名为Wise的参与者指出，光掩模经济性早已影响设计决策，尤其在低NA EUV扩展至3x纳米逻辑节距和DRAM时。成本压力促使设计师将外围电路与阵列成像合并到同一光掩模上，并通过优化架构和布局策略来最大化光掩模复用、减少总光掩模套数。

高NA EUV的挑战与创新

Scheid表示，高NA EUV将放大现有光掩模误差，并对局部临界尺寸（CD）、边缘放置误差（EPE）和局部CD均匀性提出更严苛规格要求。由于高NA光掩模需要交错拼接（stitching），这一工艺仍面临独特挑战。同时，预计三维效应将显著增强，推动采用更薄吸收层、可能不同的多层结构以及改进衬底以应对更高热负载。光掩模厂、光刻团队和供应商之间的紧密合作至关重要。

Fenger将高NA描述为精度要求的“阶跃式提升”，模型与实际对齐的规格将更加严苛。虽然Synopsys已在很大程度上解决了非等轴放大、偏振和光掩模3D效应等问题，但随着工艺裕度缩小，仍需持续提升模型精度。他指出当前光掩模审查可能存在空白：要生成拼接区域的晶圆图像需要两块光掩模，但现有工具无法同时加载两块光掩模来产生单一晶圆图像，这对缺陷鉴定和修复验证提出了新问题。

Levinson对光掩模3D效应持日益乐观态度。他提到，今年SPIE Frits Zernike奖获得者、Fraunhofer研究所的Andreas Erdmann近期提出，一旦深入理解这些效应，可通过优化材料实现有利利用。罗彻斯特理工学院的Bruce Smith也在重新审视已使用约十年的钼-硅多层结构，指出高NA时代需特别关注某些方面。Levinson相信，只要产品销售持续为研发提供资金，产业研发团队就能解决这些问题。

Fujimura重点关注高NA光掩模上的亚分辨率辅助特征（SRAFs）。由于焦深随数值孔径平方下降，SRAFs变得不可或缺。有资料显示，光掩模尺度上SRAFs可能小至15纳米，而当前快速光阻难以可靠处理。他指出，多束光掩模写入机并非瓶颈，真正限制因素是光阻的速度和分辨率。虽然金属氧化物光阻和纳米压印能实现极小图形，但纳米压印光掩模尺寸仅为光罩的1/16，且为高NA拼接需两次写入完整光罩，会显著增加写入时间。

Scheid认为，解决该尺度图形化的路径是渐进式的。多束写入机的束速和并行束数量将在后续世代中提升，如果产业有足够需求，今天的写入时间限制明天就能被克服。

Wise指出，高NA EUV会降低光阻中的焦深，需要更薄光阻和更严格的轮廓控制。产业正在采用金属氧化物基光阻等新型图形化方案（其刻蚀选择比更高），并结合协同优化的刻蚀与薄膜技术来管理应力和缺陷。Lam Research推出的3D工程化Aether干膜光阻等创新，可垂直调谐光阻特性，从而扩大下一代光刻所需的无缺陷焦深。

原文：https://www.indexbox.io/blog/mask-technology-challenges-and-innovations-in-the-era-of-high-na-euv/

https://semiengineering.com/mask-economics-shape-high-na-euv-adoption/